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Verilog 實體設計
2008年12月8日 星期一
Behaviornl Model
module D_filp_flop(q,data_in,clk)
input data_in,clk;
output q;
reg q;
always@(clk)
begin
if(clk==0)
q=q;
else
q=data_in;
end
endmodule
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